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// Copyright     :  Copyright (C) 2019, Hisilicon Technologies Co. Ltd.
// File name     :  stfiq_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Version       :  V100
// Date          :  2018/12/04
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V5.1
// History       :   2019/10/17 10:06:12 Create file
// ******************************************************************************

#ifndef STFIQ_REG_OFFSET_H
#define STFIQ_REG_OFFSET_H

/* QU_STFIQ_CSR Base address of Module's Register */
#define CSR_QU_STFIQ_CSR_BASE (0x2000)

/* **************************************************************************** */
/*                      QU_STFIQ_CSR Registers' Definitions                            */
/* **************************************************************************** */

#define CSR_QU_STFIQ_CSR_STFIQ_MODE_REG (CSR_QU_STFIQ_CSR_BASE + 0x0)        /* 模式配置寄存器 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_BM_INI_REG (CSR_QU_STFIQ_CSR_BASE + 0x4) /* 初始化IMSG模块中的bitmap */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_BM_TIME_OUT_INTERVAL_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x8)                                              /* 配置IMSG模块的bitmap老化时间 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_BM_INFOR_REG (CSR_QU_STFIQ_CSR_BASE + 0xC) /* 查询IMSG模块中bitmap相关信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_PRO_TYPE_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x10) /* 配置task event/fcnp/stateless timer/stateful timer的pro type */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_SOURCE_LIMIT_REG (CSR_QU_STFIQ_CSR_BASE + 0x14) /* 配置Bitmap使用水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_DBE_PSH_CPB_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x18) /* 配置待处理DBE的sev type类型是否需要推送信息给CPB */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_TMR_SRC_DEFINE0_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x1C) /* 配置stateful timer msg与stateless timer msg的源信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_EVENT_SRC_DEFINE1_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x20) /* 配置fcnp event与task event的源信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_CLOSE_FQ_LOAD_BALANCE_REG (CSR_QU_STFIQ_CSR_BASE + 0x24) /* 配置fq load balance策略 */
#define CSR_QU_STFIQ_CSR_STFIQ_FQ_QPC_RSP_FIFO_AFUL_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x28) /* 配置存放FQ返回QPC的fifo aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_FQ_QPC_RSP_FIFO_CNT_REG (CSR_QU_STFIQ_CSR_BASE + 0x2C)   /* 获取存放FQ返回QPC的fifo cnt \
                                                                                         */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_PERX_IO_LAST_NUM_REG (CSR_QU_STFIQ_CSR_BASE + 0x30) /* rx侧IO eop统计个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_PERX_IO_FIRST_NUM_REG (CSR_QU_STFIQ_CSR_BASE + 0x34)   /* rx侧IO sop统计个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_IPSUTX_IO_LAST_NUM_REG (CSR_QU_STFIQ_CSR_BASE + 0x38)  /* tx侧IO eop统计个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_IPSUTX_IO_FIRST_NUM_REG (CSR_QU_STFIQ_CSR_BASE + 0x3C) /* tx侧IO sop统计个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_IO_RSP_NUM_REG (CSR_QU_STFIQ_CSR_BASE + 0x40)          /* IO统计个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_WRR_WEIGHT_ENQ0_REG (CSR_QU_STFIQ_CSR_BASE + 0x44)          /* 配置入队权重 */
#define CSR_QU_STFIQ_CSR_STFIQ_WRR_WEIGHT_ENQ1_REG (CSR_QU_STFIQ_CSR_BASE + 0x48)          /* 配置入队权重 */
#define CSR_QU_STFIQ_CSR_STFIQ_FLB_UPDATE_PD_EN_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x4C) /* 配置FQ发出的event loop入队操作是否需要刷新PD */
#define CSR_QU_STFIQ_CSR_STFIQ_ERRPKT_DROP_EN0_REG (CSR_QU_STFIQ_CSR_BASE + 0x50) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_ERRPKT_DROP_EN1_REG (CSR_QU_STFIQ_CSR_BASE + 0x54) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_ERRPKT_DROP_EN2_REG (CSR_QU_STFIQ_CSR_BASE + 0x58) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_ERRPKT_DROP_EN3_REG (CSR_QU_STFIQ_CSR_BASE + 0x5C) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_WRR_WEIGHT_ENQ2_REG (CSR_QU_STFIQ_CSR_BASE + 0x60) /* 配置入队和FQ查询权重 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_MSG_FIFO_AF_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x64) /* 配置MQM DB及FQ timer信息FIFO的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_STL_STF_MSG_AF_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x68)                                                /* 配置STL/STF信息FIFO的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_FIFO_AFUL0_REG (CSR_QU_STFIQ_CSR_BASE + 0x6C) /* 配置RITF模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_FIFO_AFUL1_REG (CSR_QU_STFIQ_CSR_BASE + 0x70) /* 配置RITF模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_AFUL0_REG (CSR_QU_STFIQ_CSR_BASE + 0x74) /* 配置IARB模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_AFUL1_REG (CSR_QU_STFIQ_CSR_BASE + 0x78) /* 配置IARB模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_AFUL2_REG (CSR_QU_STFIQ_CSR_BASE + 0x7C) /* 配置IARB模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_MSG_FIFO_CNT_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x80) /* MQM DB及FQ timer信息FIFO内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_IMSG_STL_STF_MSG_CNT_REG (CSR_QU_STFIQ_CSR_BASE + 0x84) /* STL/STF信息FIFO内的数据个数 \
                                                                                        */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_FIFO_CNT0_REG (CSR_QU_STFIQ_CSR_BASE + 0x88)       /* RITF模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_RITF_FIFO_CNT1_REG (CSR_QU_STFIQ_CSR_BASE + 0x8C)       /* RITF模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_CNT0_REG (CSR_QU_STFIQ_CSR_BASE + 0x90)       /* IARB模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_CNT1_REG (CSR_QU_STFIQ_CSR_BASE + 0x94)       /* IARB模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_IARB_FIFO_CNT2_REG (CSR_QU_STFIQ_CSR_BASE + 0x98)       /* IARB模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_MEM_INIT_DONE_REG (CSR_QU_STFIQ_CSR_BASE + 0x9C)        /* STFIQ中memory初始化完毕标志 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT_VECTOR_REG (CSR_QU_STFIQ_CSR_BASE + 0xA0)           /* 中断向量 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT_REG (CSR_QU_STFIQ_CSR_BASE + 0xA4)                  /* 中断状态 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT_EN_REG (CSR_QU_STFIQ_CSR_BASE + 0xA8)               /* 中断屏蔽 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT0_STICKY_REG (CSR_QU_STFIQ_CSR_BASE + 0xAC)          /* 中断0的sticky信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT1_STICKY_REG (CSR_QU_STFIQ_CSR_BASE + 0xB0)          /* 中断1的sticky信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT2_STICKY_REG (CSR_QU_STFIQ_CSR_BASE + 0xC8)          /* 中断2的sticky信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT3_STICKY_REG (CSR_QU_STFIQ_CSR_BASE + 0xE0)          /* 中断3的sticky信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_INT4_STICKY_REG (CSR_QU_STFIQ_CSR_BASE + 0xE4)          /* 中断4的sticky信息 */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_CTRL_REG (CSR_QU_STFIQ_CSR_BASE + 0xE8)         /* STFIQ间接寻址控制寄存器 */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_TIMEOUT_REG (CSR_QU_STFIQ_CSR_BASE + 0xEC)      /* IQ间接寻址Timeout水线配置 */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT0_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0xF0) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT1_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0xF4) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT2_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0xF8) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT3_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0xFC) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT4_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x100) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT5_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x104) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_INDRECT_DAT6_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x108) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STFIQ_CSR_STFIQ_PREFETCH_REQ_CNT0_REG (CSR_QU_STFIQ_CSR_BASE + 0x10C) /* 向STFFQ0发起的预取QPC次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_PREFETCH_REQ_CNT1_REG (CSR_QU_STFIQ_CSR_BASE + 0x110) /* 向STFFQ1发起的预取QPC次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_PREFETCH_RSP_CNT0_REG (CSR_QU_STFIQ_CSR_BASE + 0x114) /* STFFQ0返回QPC次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_PREFETCH_RSP_CNT1_REG (CSR_QU_STFIQ_CSR_BASE + 0x118) /* STFFQ1返回QPC次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_CNT_DB_REG (CSR_QU_STFIQ_CSR_BASE + 0x11C)            /* 接收处理DB次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_CNT_TMR_REG (CSR_QU_STFIQ_CSR_BASE + 0x120)           /* 接收处理TMR次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_CNT_TSK_REG (CSR_QU_STFIQ_CSR_BASE + 0x124)           /* 接收处理TSK次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_CNT_FCNP_REG (CSR_QU_STFIQ_CSR_BASE + 0x128)          /* 接收处理FCNP次数 */
#define CSR_QU_STFIQ_CSR_STFIQ_CNT_MSG_SCHEDULE_REG (CSR_QU_STFIQ_CSR_BASE + 0x12C)  /* 消息被ISCH调度出队的次数统计 */
#define CSR_QU_STFIQ_CSR_STFIQ_EARB_ROCE_RD_PRO_TYPE0_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x130) /* 配置需要查找pc_ptr_offset表项的ROCE RD pro type */
#define CSR_QU_STFIQ_CSR_STFIQ_IQM_FRET_ERR_DROP0_REG (CSR_QU_STFIQ_CSR_BASE + 0x134) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_IQM_FRET_ERR_DROP1_REG (CSR_QU_STFIQ_CSR_BASE + 0x138) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_IQM_FRET_ERR_DROP2_REG (CSR_QU_STFIQ_CSR_BASE + 0x13C) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_IQM_FRET_ERR_DROP3_REG (CSR_QU_STFIQ_CSR_BASE + 0x140) /* 配置需要硬件丢弃的err type */
#define CSR_QU_STFIQ_CSR_STFIQ_IFP_START_TIME_CNT_REG (CSR_QU_STFIQ_CSR_BASE + 0x144) /* 启动IFP调度的周期间隔 */
#define CSR_QU_STFIQ_CSR_STFIQ_QRY_FIFO_AFUL_REG (CSR_QU_STFIQ_CSR_BASE + 0x148)      /* 配置QRY模块中fifo的aful水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_QRY_FIFO_CNT_REG (CSR_QU_STFIQ_CSR_BASE + 0x14C)       /* RITF模块中fifo内的数据个数 */
#define CSR_QU_STFIQ_CSR_STFIQ_ICDQ_SQD_BP_REG (CSR_QU_STFIQ_CSR_BASE + 0x150) /* 配置shallow queue对ICDQ的反压水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_LATENCY_CFG_REG (CSR_QU_STFIQ_CSR_BASE + 0x154) /* STFIQ的时延采样DFX配置 */
#define CSR_QU_STFIQ_CSR_STFIQ_LATENCY_STA_REG (CSR_QU_STFIQ_CSR_BASE + 0x158) /* STFIQ的时延采样DFX状态 */
#define CSR_QU_STFIQ_CSR_STFIQ_SAMPLE_TMR_REG (CSR_QU_STFIQ_CSR_BASE + 0x15C)  /* STFIQ的时延采样DFX时间 */
#define CSR_QU_STFIQ_CSR_STFIQ_EARB_ROCE_RD_PRO_TYPE1_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x160) /* 配置需要查找pc_ptr_offset表项的ROCE RD pro type */
#define CSR_QU_STFIQ_CSR_STFIQ_EARB_ROCE_RD_PRO_TYPE2_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x164) /* 配置需要查找pc_ptr_offset表项的ROCE RD pro type */
#define CSR_QU_STFIQ_CSR_STFIQ_EARB_ROCE_RD_PRO_TYPE3_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x168) /* 配置需要查找pc_ptr_offset表项的ROCE RD pro type */
#define CSR_QU_STFIQ_CSR_STFIQ_QUF_PG_CFG_REG (CSR_QU_STFIQ_CSR_BASE + 0x16C) /* 配置FQ */
#define CSR_QU_STFIQ_CSR_STFIQ_CNTX_TIMOUT_WATTERMARK_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x170) /* QUERY EOP时，等待EOP到来的超时水线 */
#define CSR_QU_STFIQ_CSR_STFIQ_FAKE_VF_MASK_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x174) /* 配置fake vf maks，将DB中含有的fake VF转换为真实VF。 */
#define CSR_QU_STFIQ_CSR_CMD_PKT_ICHANNEL0_REG (CSR_QU_STFIQ_CSR_BASE + 0x178) /* 配置host cmd队列的ichannel号 */
#define CSR_QU_STFIQ_CSR_CMD_PKT_ICHANNEL1_REG (CSR_QU_STFIQ_CSR_BASE + 0x17C) /* 配置host cmd队列的ichannel号 */
#define CSR_QU_STFIQ_CSR_CSR_IQM_CFG_THRESHOLD_REG                                                                                                                            \
    (CSR_QU_STFIQ_CSR_BASE + 0x180) /* 配置STFIQ队列判断水线，每个报文出队push给tile时，需要将其所在队列的消息深度同该寄存器做比较，如果超过水线，则需要将相关域段置1通知tile \
                                     */
#define CSR_QU_STFIQ_CSR_CSR_IQM_TIME_INTERVAL_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x184) /* STFIQ fast return队列轮询的时间间隔 */
#define CSR_QU_STFIQ_CSR_CSR_IQM_TIME_OUT_CNT_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x188) /* STFIQ fast return队列超时时间设置 */
#define CSR_QU_STFIQ_CSR_CSR_IQM_TIME_OUT_QUEUE0_REG (CSR_QU_STFIQ_CSR_BASE + 0x18C) /* STFIQ fast return超时的队列ID \
                                                                                      */
#define CSR_QU_STFIQ_CSR_CSR_IQM_TIME_OUT_QUEUE1_REG (CSR_QU_STFIQ_CSR_BASE + 0x190) /* STFIQ fast return超时的队列ID \
                                                                                      */
#define CSR_QU_STFIQ_CSR_CSR_IQM_TIME_OUT_START_REG \
    (CSR_QU_STFIQ_CSR_BASE + 0x194) /* 启动STFIQ fast return对列超时功能 */

#endif // STFIQ_REG_OFFSET_H
